IC Design (ehem. SKE 1 bzw. Analog IC Design )

Nach einem kurzen Rückblick auf die Anfangsjahre integrierter Schaltungen widmen wir uns den Herstellungsverfahren integrierter Schaltungen. Hierzu zählen die Gewinnung des Siliziums, die Herstellung der Wafer, die Bearbeitung der Wafer durch Dotieren und Aufbringen leitender und isolierender Schichten. Ein besonderes Augenmerk gilt hier der modernen Fotolithographie.

Im 3. Abschnitt werden die exakte Prozessabfolge und der Technologiequerschnitt einer CMOS-Technologie mit Shallow-Trench-Isolation besprochen. Dabei wird der Zusammenhang zwischen den Maskenschritten und den Layern (Ebenen) des im Praktikum verwendeten Entwurfsystems erklärt. Ergänzend hierzu wird eine Prozesssimulation in einzelnen Schritten erklärt.

Der 3. Abschnitt schließt mit einer Übersicht der in unserer Technologie vorhandenen aktiven und passiven Bauelemente sowie deren Schaltungs- und Layout-Realisierung im Entwurfssystem ab.

Kapitel 4 der Vorlesung ist eine Wiederholung der für dieses Module relevanten Inhalte aus dem Modul Analoge Schaltungen. Die Wiederholung umfasst den MOS-Transistor, Source-Schaltung, Stromspiegel, Differenzstufe, Rückkopplung, 2-stufiger OP, Stabilität. Vervollständigt wird dies durch eine Diskussion der Dimensionierung 2-stufiger OPs.

Im 5. Abschnitt wird die Arbeitsweise des Schaltungssimulators SPICE sowie das Arbeiten mit Modellen und Libraries erklärt. Hierzu gehört die erweiterte Knotenanalyse, numerische Integration, Konvergenz und Genauigkeit bei der DC-Simulation, numerische Integration bei der Transientenanalyse. Die Möglichkeiten und Anwendungen unterschiedlicher Analyseverfahren, einschließlich Kleinsignal-Rauschsimulation werden erörtert.

Das abschließende Kapitel 6 stellt mit einer Einführung in Anforderungen an das analoge CMOS Layout eine Überleitung zum Nanometer CMOS Layout im Modul Mixed-Signal IC Design (MIC, ehem. SKE2) dar. Hier werden der Begriff Matching erklärt, sowie deren praktische Bedeutung bei Widerständen, Kapazitäten und MOS-Transistoren.

Kapitel 7 widmet sich den speziellen Effekten bei Nanometer CMOS-Layout, wie Proximity Effekten und parasitären Elementen. Chiplevel Layout, Floorplan, Power-Routing und Assembly sind Themen im Abschnitt 8. Auch Zuverlässigkeit, ESD, Latchup und BTS werden im 9. Abschnitt besprochen. Eine kurze Übersicht zum Thema Scaling in Abschnitt 10 runden die Inhalte ab.